Studying at the University of Verona

Here you can find information on the organisational aspects of the Programme, lecture timetables, learning activities and useful contact details for your time at the University, from enrolment to graduation.

A.A. 2005/2006

Academic calendar

The academic calendar shows the deadlines and scheduled events that are relevant to students, teaching and technical-administrative staff of the University. Public holidays and University closures are also indicated. The academic year normally begins on 1 October each year and ends on 30 September of the following year.

Academic calendar

Course calendar

The Academic Calendar sets out the degree programme lecture and exam timetables, as well as the relevant university closure dates..

Academic year:
Definition of lesson periods
Period From To
Periodo zero Sep 19, 2005 Oct 10, 2005
1° Q - 2° anno e successivi Oct 3, 2005 Dec 2, 2005
1° Q - 1° Anno Oct 17, 2005 Dec 2, 2005
2° Q Jan 8, 2006 Mar 9, 2006
3° Q Apr 3, 2006 Jun 9, 2006
Exam sessions
Session From To
Exam period 0 Oct 17, 2005 Oct 21, 2005
Exam Session I Dec 12, 2005 Dec 23, 2005
Exam Session II Mar 20, 2006 Mar 31, 2006
Summer term Jun 19, 2006 Jul 28, 2006
Autumn term Sep 4, 2006 Sep 29, 2006
Degree sessions
Session From To
Extra term Dec 14, 2005 Dec 14, 2005
Winter term Mar 15, 2006 Mar 15, 2006
Summer term Jul 19, 2006 Jul 19, 2006
Autumn term Sep 13, 2006 Sep 13, 2006
Holidays
Period From To
All Saints Day Holiday Nov 1, 2005 Nov 1, 2005
Immaculate Conception Dec 8, 2005 Dec 8, 2005
Christmas holidays Dec 23, 2005 Jan 7, 2006
Easter holidays Apr 13, 2006 Apr 19, 2006
Liberation Day Apr 25, 2006 Apr 25, 2006
Labour Day holiday May 1, 2006 May 1, 2006
Saint's Day Holiday May 21, 2006 May 21, 2006
Day of the Republic Jun 2, 2006 Jun 2, 2006
Summer holidays Jul 31, 2006 Aug 31, 2006

Exam calendar

Exam dates and rounds are managed by the relevant Science and Engineering Teaching and Student Services Unit.
To view all the exam sessions available, please use the Exam dashboard on ESSE3.
If you forgot your login details or have problems logging in, please contact the relevant IT HelpDesk, or check the login details recovery web page.

Exam calendar

Should you have any doubts or questions, please check the Enrolment FAQs

Academic staff

B C D F G M O P Q R S

Belussi Alberto

alberto.belussi@univr.it +39 045 802 7980

Bonacina Maria Paola

mariapaola.bonacina@univr.it +39 045 802 7046

Burattini Emilio

emilio.burattini@univr.it

Combi Carlo

carlo.combi@univr.it 045 802 7985

Cristani Matteo

matteo.cristani@univr.it 045 802 7983

Drago Nicola

nicola.drago@univr.it 045 802 7081

Ferro Ruggero

ruggero.ferro@univr.it 045 802 7909

Fummi Franco

franco.fummi@univr.it 045 802 7994

Giacobazzi Roberto

roberto.giacobazzi@univr.it +39 045 802 7995

Gregorio Enrico

Enrico.Gregorio@univr.it 045 802 7937

Masini Andrea

andrea.masini@univr.it 045 802 7922

Mastroeni Isabella

isabella.mastroeni@univr.it +39 045 802 7089

Merro Massimo

massimo.merro@univr.it 045 802 7992

Monti Francesca

francesca.monti@univr.it 045 802 7910

Morato Laura Maria

laura.morato@univr.it 045 802 7904

Murino Vittorio

vittorio.murino@univr.it 045 802 7996

Orlandi Giandomenico

giandomenico.orlandi at univr.it 045 802 7986

Piccinini Nicola

piccinini@sci.univr.it +39 349 7461319

Posenato Roberto

roberto.posenato@univr.it +39 045 802 7967

Pravadelli Graziano

graziano.pravadelli@univr.it +39 045 802 7081

Quaglia Davide

davide.quaglia@univr.it +39 045 802 7811
Foto,  March 21, 2006

Rossato Rosalba

rossato@sci.univr.it +39 045 802 7077

Rossignoli Cecilia

cecilia.rossignoli@univr.it 045 802 8173
Giuseppe Scollo in Waddenzee 1987,  February 18, 2005

Scollo Giuseppe

giuseppe . scollo at univr . it 045 802 7940

Segala Roberto

roberto.segala@univr.it 045 802 7997

Solitro Ugo

ugo.solitro@univr.it +39 045 802 7977

Spoto Nicola Fausto

fausto.spoto@univr.it +39 045 8027940

Study Plan

The Study Plan includes all modules, teaching and learning activities that each student will need to undertake during their time at the University. Please select your Study Plan based on your enrolment year.

Modules Credits TAF SSD
Between the years: 4°- 5°Tre insegnamenti a scelta tra i seguenti
5
S
(MAT/01)

Legend | Type of training activity (TTA)

TAF (Type of Educational Activity) All courses and activities are classified into different types of educational activities, indicated by a letter.




SPlacements in companies, public or private institutions and professional associations

Teaching code

4S00052

Teacher

Franco Fummi

Credits

5

Scientific Disciplinary Sector (SSD)

ING-INF/05 - INFORMATION PROCESSING SYSTEMS

Language

Italian

Period

Third four month term dal Apr 3, 2006 al Jun 9, 2006.

Learning outcomes

Il corso presenta le tecniche più innovative nel campo della progettazione automatica di sistemi digitali embedded. I concetti di base della progettazione di dispositivi digitali presentati nel corso di Architettura degli Elaboratori e, in parte, nel corso di Sistemi di Elaborazione dell'Informazione, vengono rapportati in questo corso al mondo reale della progettazione digitale Il flusso di progettazione proposto si basa sull'utilizzo di linguaggi per specifica dello hardware che permettono di effettuare verifica formale delle specifiche, sintesi automatica e gestione delle problematiche relative all'affidabilità. Di ogni tecnica presentata vengono descritti i fondamenti teorici e le applicazioni pratiche che vengono esemplificate con l'utilizzo dei più moderni strumenti di CAD. La teoria presentata nel corso verrà esemplificata attraverso la progettazione di un sistema embedded composto da HW, SW e dispositivi di rete che verrà implementato su board reali.

Program

* I linguaggi di descrizione dell'hardware:
o Sintassi e semantica del VHDL
o Simulazione VHDL temporale
o Simulazione integrata VHDL e C
* Sintesi automatica di dispositivi digitali:
o Sintesi dal livello strutturale
o VHDL per la sintesi
o Sintesi comportamentale
+ scheduling
+ allocation
o Progettazione platform-based
o La cosimulazione HW/SW
* L'affidabilità:
o Difetti / guasti / errori
o Generazione del collaudo combinatoria
o Generazione del collaudo sequenziale
o Sintesi per la collaudabilità
o Tolleranza ai guasti
o Built-in Self Test
* Verifica formale di Hw:
o Equivalence checking
o Property checking
o Strumenti per la verifica:
+ Diagrammi di decisione binaria (BDD)
+ Soddisfacibilità Booleana (SAT)
* Esperienze Industriali:
o La progettazione platform-based in STMicroelectronics

* Laboratorio:
o Compilazione/simulazione VHDL
o Simulazione VHDL con tempo
o Modellazione di FSM e FSMD con HDL Designer
o Sintesi automatica con Leonardo
o Cosimulazione HW/SW con Seamless
o Analisi e aumento della collaudabilità con dftadvisor
o La generazione del test con flextest
o Verifica formale con Cadence SMV

Examination Methods

Le competenze teoriche vengono verificate con una prova scritta scomposta in due prove intermedie durante il corso che portano ad un voto compreso tra 16 e 30/30. Le attività di laboratorio mettono lo studente in grado di realizzare un progetto basato sull'implementazione di un dispositivo embedded HW/SW a partire da una specifica. Gli elaborati vengono di norma completati entro la fine del corso. La valutazione dell'elaborato porta ad un voto, compreso tra 1 e 4/30, che si somma al voto dello scritto.

Teaching materials

Type D and Type F activities

Academic year:

Modules not yet included

Career prospects


Module/Programme news

News for students

There you will find information, resources and services useful during your time at the University (Student’s exam record, your study plan on ESSE3, Distance Learning courses, university email account, office forms, administrative procedures, etc.). You can log into MyUnivr with your GIA login details.

Further services

I servizi e le attività di orientamento sono pensati per fornire alle future matricole gli strumenti e le informazioni che consentano loro di compiere una scelta consapevole del corso di studi universitario.